你的方案地圖
Chiplet die-to-die 互連在溫度變化後出現 lane 錯誤
先確認 BLNKK 對問題的理解，再掌握優先路線、候選方案與仍缺的條件。
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你的方案地圖
先確認問題理解，再決定要深入哪些方案。
2優先路線8候選方案9已整理來源
BLNKK 目前理解
請確認內容- 封裝架構
- Chiplet／2.5D 或 3D；D2D PHY 與互連形式待確認
- 觀察現象
- 溫度條件改變後 lane 錯誤或裕量變化
- 評估階段
- 封裝後功能、溫度掃描或熱循環；需區分可逆漂移與累積損傷
- 待驗證變因
- 時脈、電源、channel、PHY 設定與互連連續性
- 仍缺資訊
- UCIe 版本、DFx 實作、lane 記錄、溫度與電源履歷、良品對照
優先評估路線
各路線用途不同，可搭配使用01
DFx、lane margining 與記錄確認能觀察的介面與錯誤資訊
優先02
PHY 與 channel 電性模擬檢查設計裕量與模型假設
優先03
實體互連與取樣驗證在電性證據定位後安排物理分析
後續目前候選方案
尚需確認樣品適用性標準診斷架構UCIe 2.0 DFx 與 manageability 評估UCIe Consortium· 可協助回答：封裝後有哪些 test／debug／telemetry 路徑？
→電性模擬Chiplet PHY Designer 2025Keysight· 可協助回答：設計與 channel 模型是否滿足指定介面要求？
→直接候選方案SLM UCIe MTR IP 晶粒互連監測、測試與修復Synopsys· 可協助回答：針對隨溫度變化的晶粒間連結錯誤，取得可重複比對的 lane 裕量與測試紀錄。
→下一步：確認工程條件用 3 個關鍵條件調整評估順序，再選擇要比較的方案。
進入工程條件 →