Chiplet PHY Designer 2025 晶粒互連模擬
Keysight Technologies · 熱機械模擬與壽命預測
- 方案用途
- 投片前需確認晶粒間連結的訊號品質與設計裕量。Chiplet PHY Designer 2025 支援以 PHY 與通道模型比較 D2D 互連。
- 技術方式
- 以 PHY—通道—PHY 系統模型進行電性模擬，分析 VTF、位元錯誤率與串擾。2025 版公告加入 UCIe 2.0、BoW 與 QDR 時脈分析。
- 適用範圍
- 面向先進 2.5D／3D 或載板封裝的高速 chiplet 互連。適用性需配合實際介面規格、PHY／IP 版本與通道模型。
- 限制與待確認事項
以下為 BLNKK 根據公開資料整理的評估建議，並非原廠保證或必備資料清單。
適用邊界標準支援與模擬符合性不等於實體 chiplet 已取得互通認證。模型也不能確認接合裂紋、界面失效或使用者產品的量產可靠度。
評估準備BLNKK 建議準備 TX／RX／PHY 模型、通道 S 參數、資料率、時脈與目標裕量。記錄模型版本及串擾、電源和溫度假設，便於比較。
向供應商確認確認軟體版本、授權模組及 UCIe／BoW 支援項目，並核對 PHY 模型相容性。另確認 BER／VTF／時脈的判定條件與實體測試對照方法。
- 公開依據
- 2025 年 1 月公告說明標準支援，產品頁另公開 PHY 到 PHY 模型與套件。這些支持投片前分析，尚非實體互通性認證。
補充參考資料
聯絡供應商
查看公司聯絡資訊，透過官方管道詢問此方案。
相關工程問題
以下連結來自已建立的方案關係，可接續查看工程條件與評估準備。
資料由 BLNKK 依公開來源整理。公司資料不代表已有對應方案；方案適用性仍需依實際樣品與工程條件確認。