CLIP chip-last 面板級 fan-out 封裝
Powertech Technology Inc. (PTI) · 封裝結構與變形補償
- 方案用途
- 高價值或熱敏感晶粒若先嵌入面板，再進行 RDL 製程，可能承擔後段加工的損失。CLIP 提供先形成並檢查 RDL、再整合晶粒的架構選項。
- 技術方式
- 採 chip-last 流程，先形成 RDL，再整合晶粒，以已知良好的 RDL 進行組裝。原廠列出嵌入被動元件及三顆以上晶粒整合能力；具體堆疊與組裝順序需依設計確認。
- 適用範圍
- 原廠 CLIP 用途包含 CPU、GPU、FPGA 及熱敏感元件；實際線寬／線距與堆疊需依設計確認。
- 限制與待確認事項
以下為 BLNKK 根據公開資料整理的評估建議，並非原廠保證或必備資料清單。
適用邊界流程改變不能重新定位已埋入晶粒，也不能保證消除翹曲或良率損失；公開能力不代表所有設計均適用。
評估準備BLNKK 建議準備現行流程與晶粒位移資料、晶粒與接腳配置、RDL 設計及架構轉換成本與驗證計畫。
向供應商確認請確認 CLIP 設計規則、已知良好 RDL 的判定方式、組裝順序，以及目標堆疊的翹曲與可靠度資料。
- 公開依據
- 官方 CLIP 頁列出最小 RDL 線寬／線距≥2/2µm；2022年法人說明會簡報亦介紹已知良好 RDL 的流程。
補充參考資料
聯絡供應商
查看公司聯絡資訊，透過官方管道詢問此方案。
相關工程問題
以下連結來自已建立的方案關係，可接續查看工程條件與評估準備。
資料由 BLNKK 依公開來源整理。公司資料不代表已有對應方案；方案適用性仍需依實際樣品與工程條件確認。