芯粒位置测量与 RDL 补偿
条件待确认先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
待确认：是否有同一坐标系下的塑封前后芯粒平移、旋转与面板位置图？工程条件
确认条件，准备下一步。
针对「Fan-out／面板塑封后芯粒位移与 RDL 对准失败」，补充会改变评估顺序的信息，并检查每个候选的依据与限制。
条件可动态调整顺序未知条件不会被自动判定为成立所有选择只保留在目前浏览器
工程条件
用3个关键条件，看看评估顺序如何改变。
先建立塑封前后的芯粒坐标基准，再确认材料曲线与流程调整空间。条件不足时只指出缺口，不推算补偿量。
已确认0 / 3项0条路线可先评估
测量基准
模型输入
流程边界
所有路径的条件判断
即时变化
目前评估顺序
塑封流动与固化分析
条件待确认仍需确认材料曲线与工艺设定是否对应实际批次。
待确认：塑封料、临时固定材料与主要结构材料的实测曲线是否可用？载体与封装流程比较
条件待确认先确认本轮能否调整流程架构及可接受的比较范围。
待确认：本轮评估是否允许比较载体、固定方式或 die-first／RDL-first 流程？候选方案
条件改变后的目前判断
Panel Level Packaging 工艺与对位研究Fraunhofer IZM先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认IC Packaging 封装模拟Moldex3D仍需确认材料曲线与工艺设定是否对应实际批次。
条件待确认Flip-chip on FO-WLP 流程比较imec先确认本轮能否调整流程架构及可接受的比较范围。
条件待确认LITHOSCALE 芯片位移补偿曝光EV Group先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认DW-3100 芯片位移补偿直接曝光SCREEN Semiconductor Solutions先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认JetStep 面板 RDL 投影光刻Onto Innovation先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认TSMC InFO 集成扇出封装TSMC先确认本轮能否调整流程架构及可接受的比较范围。
条件待确认Meister D 芯片放置与形貌检查Koh Young Technology先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认Firefly G5 面板级封装检测与 3D 测量Onto Innovation先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认M-Series 自适应布线 fan-out 封装Deca Technologies先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
条件待确认CLIP 后置芯片面板级扇出封装Powertech Technology Inc. (PTI)先确认本轮能否调整流程架构及可接受的比较范围。
条件待确认此区只依你确认的条件调整评估顺序；公开资料不能证明方案适用于实际样品。
有新的测试结果？更新判断
如果已完成一轮塑封前后测量，请选主要位移图样；系统会把图样与已确认的坐标、材料及流程条件一起整理，只调整下一步，不把图样直接当成根因。
全域、位置相关或局部位移图样只能用来安排补偿、模型与流程对照；空间图样本身不能单独证明塑封料、载体、固定方式或流程架构是根因。
当前判断与下一步
依据自述条件和公开资料整理；可先评估不代表已验证样品适用性或根因。排列顺序不代表最佳方案。
已知条件 · 0
重要的未知条件 · 3
- 是否有同一坐标系下的塑封前后芯粒平移、旋转与面板位置图？只有平均位移不足以设计局部补偿；需保留芯粒与面板坐标。
- 塑封料、临时固定材料与主要结构材料的实测曲线是否可用？至少确认粘度／固化与热机械相关输入是否对应实际批次与工艺。
- 本轮评估是否允许比较载体、固定方式或 die-first／RDL-first 流程？若流程已冻结，架构比较只能列为后续研究，不应当作本轮可执行方案。
值得评估的路径
芯粒位置测量与 RDL 补偿
先建立塑封前后一致坐标与面板位置图，再讨论 RDL 补偿。
- 是否有同一坐标系下的塑封前后芯粒平移、旋转与面板位置图？
哪些条件会改变这条路径
- 是否有同一坐标系下的塑封前后芯粒平移、旋转与面板位置图？支持先评估: 完整坐标图已取得 · 目前不适合: 没有可对位资料
塑封流动与固化分析
仍需确认材料曲线与工艺设定是否对应实际批次。
- 塑封料、临时固定材料与主要结构材料的实测曲线是否可用？
哪些条件会改变这条路径
- 塑封料、临时固定材料与主要结构材料的实测曲线是否可用？支持先评估: 主要曲线已齐 · 目前不适合: 关键曲线缺漏
接下来先做
尚未提供结果；先补充关键条件，再安排评估。
- 是否有同一坐标系下的塑封前后芯粒平移、旋转与面板位置图？
准备这些资料
- 位移图、载体与工艺条件
- 几何、材料曲线、粘度与工艺设定
讨论时先问
- 位移图是否保留每颗芯粒的平移与旋转，且塑封前后使用一致坐标？
- 面板翘曲与曝光焦平面是否分别测量，而非由 die shift 推算？
公开参考来源
Fraunhofer IZM · Panel Level Packaging Consortium 2.0 ↗提供研究方向，未给本题面板的补偿精度或良率。
Moldex3D · 2024 IC Packaging Technology Conference ↗活动介绍未提供各模块版本与验证误差。
带走目前判断
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把目前问题摘要、条件回答、评估顺序、已选方案、前提与来源整理成可编辑的 Markdown 文件。
0 / 3 项条件已确认0个已选方案
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下载摘要或寻求协助，都不需要先选两个方案。
选填项目与试验版本0个项目 ·0个版本留在此浏览器
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项目仅保存在当前浏览器。保存内容包括项目名称、你输入的假设和修订说明，以及结构化判断；搜索原文、问题摘要和附件不会自动保存或上传。
开启项目工作区 →可在工作区管理状态、版本与使用纪录。
先选择或建立项目项目会把多次试验节点串成版本历史。
版本保留当时的条件、结果、假设与已选方案；后续修改不会覆盖旧版。
查看候选、完整来源与限制
相关方案
11个候选方案
已选0 / 3个方案可从下方任一方案加入比较；最多同时比较 3 个方案。
至少选择 2 个方案01
对位与工艺研究机构研究流程BLNKK 公开资料整理 · 适用性待确认
Panel Level Packaging 工艺与对位研究
Fraunhofer IZM
机构资料将芯粒精密放置、临时固定材料与 adaptive imaging 纳入研究；可用于规划工艺对照。
依据：Fraunhofer IZM：Panel Level Packaging Consortium 2.0查看适用前提、排除条件和方案库关联
方案库关联方案库记录待建立
目前仅有经过核查的公开流程信息，尚未关联到 BLNKK 方案库中的具体产品记录。
- 塑封前后可对位的芯粒位置与旋转资料
- 载体、固定材料、塑封料与流程条件
- 把研究方向视为已符合自家量产精度
- 缺少面板格式与坐标对位基准
02
塑封模拟商用工程平台BLNKK 公开资料整理 · 适用性待确认
IC Packaging 封装模拟
Moldex3D
制造商描述涵盖填充、固化、冷却、die shift 与结构评估；以样品资料校正后比较变量。
依据：Moldex3D：2024 IC Packaging Technology Conference查看适用前提、排除条件和方案库关联
方案库关联方案库记录待建立
目前仅有经过核查的公开流程信息，尚未关联到 BLNKK 方案库中的具体产品记录。
- 面板几何、材料曲线与工艺设定
- 可供模型校准的实测位移分布
- 未使用实测曲线的未校正模型
- 未确认模块与 panel 格式适用性
03
架构研究机构公开技术方法BLNKK 公开资料整理 · 适用性待确认
Flip-chip on FO-WLP 流程比较
imec
imec 示范在 over-molding 前形成芯粒间互连；可作为评估流程顺序的研究对照。
依据：imec：A new approach to fan-out wafer-level packaging查看适用前提、排除条件和方案库关联
方案库关联方案库记录待建立
目前仅有经过核查的公开流程信息，尚未关联到 BLNKK 方案库中的具体产品记录。
- 现行互连与封装流程架构
- 允许比较的流程变体、成本与工艺限制
- 直接把 300 mm wafer 研究推定为 panel 量产流程
- 本轮流程完全冻结且无架构比较空间
04
直接候选方案商用产品／服务BLNKK 公开资料整理 · 适用性待确认
LITHOSCALE 芯片位移补偿曝光
EV Group
Fan-out 芯片移位后，需要使后续 RDL 曝光图形匹配实际位置，并检查对准结果。
依据：EVG 产品页与 2024 年 1 月白皮书说明了对准和畸变补偿，明确指出芯片级补偿及重新布线依赖外部测量数据。查看适用前提、排除条件和方案库关联
方案库关联同一方案库记录
EV GroupLITHOSCALE 芯片位移补偿曝光查看方案库详情 →- 具有可用对准标记和芯片位置数据的晶圆级重布线工艺；需验证光刻胶、基材及图形转换流程。
- 适用边界 补偿不会阻止塑封移位，也不能修复既有开路。白皮书中的位移补偿不覆盖热影响；追溯标记功能也不等于对准误差已消除。 评估准备 BLNKK 建议整理芯片位移图、标记质量、RDL 版图和修正规则，以及光刻胶、曝光及显影条件，安排曝光后的对准测量。 向供应商确认 确认外部测量与版图数据接口、支持的补偿方法、标记和基材条件，以及本光刻胶工艺的可用对准范围。请说明热变形如何另行处理。
上述判断依据的原始来源EV Group：LITHOSCALE 芯片位移补偿曝光 ↗
05
直接候选方案公开产品；项目配置及供货待确认BLNKK 公开资料整理 · 适用性待确认
DW-3100 芯片位移补偿直接曝光
SCREEN Semiconductor Solutions
Fan-out 芯片位移后，需要评估 RDL 曝光图形能否适配实际芯片位置及基板变形。
依据：2025 年 12 月 3 日官方发布说明上述补偿功能，并称更新光学系统可实现 1 µm 以下分辨率。查看适用前提、排除条件和方案库关联
- 原厂定位于先进封装，支持晶圆和方形面板；实际尺寸、光刻胶及可补偿范围需确认。
- 适用边界 分辨率不等于套刻精度或补偿范围，发布资料未提供通用数值。曝光补偿不会移回芯片，仍需验证实际 RDL 对位及连接。 评估准备 BLNKK 建议整理位移／旋转分布、基板变形、对位标记、光刻胶堆叠和 RDL 尺寸／套刻目标。 向供应商确认 请确认支持尺寸、位置测量与曝光衔接、光刻胶窗口、补偿范围及验收方法，再安排代表性样品曝光和测量。
06
直接候选方案公开产品；项目配置及供货待确认BLNKK 公开资料整理 · 适用性待确认
JetStep 面板 RDL 投影光刻
Onto Innovation
芯片位移影响 RDL 对准时，可比较面板图形曝光及测量位置数据接入的补偿流程。
依据：原厂年报说明 X500 面板 RDL、投影曝光及 Firefly／StepFAST 关系；2022 年官方公告提供历史商业订单依据。查看适用前提、排除条件和方案库关联
方案库关联同一方案库记录
Onto InnovationJetStep 面板 RDL 投影光刻查看方案库详情 →- X500 面向矩形面板先进封装光刻和 RDL；光刻胶、面板状态及测量坐标接口需按项目确认。
- 适用边界 位置数据与曝光调整不会把已位移芯片移回。公开来源未给出本项目的套刻或电性良率保证，历史订单也不代表当前供货承诺。 评估准备 BLNKK 建议整理芯片偏移图、面板形貌、光刻胶厚度与对准公差，并准备曝光后图形及坐标转换的验证方法。 向供应商确认 确认当前配置、面板与光刻胶适用性、位置数据接口和补偿方式，再商定实际样品的对准验证条件。
上述判断依据的原始来源Onto Innovation：JetStep 面板 RDL 投影光刻 ↗
07
相邻用途，需确认适用性公开产品；供货与配置待确认BLNKK 公开资料整理 · 适用性待确认
TSMC InFO 集成扇出封装
TSMC
扇出晶粒位移调查可引出封装架构和位置公差的重新比较。
依据：原厂页面区分处理器／DRAM 的 InFO-PoP 和基板上多晶粒的 InFO-oS。查看适用前提、排除条件和方案库关联
方案库关联相邻型号／系列
TSMCTSMC InFO 集成扇出封装查看方案库详情 →- 官方涵盖移动与 HPC 应用；实际选项、晶粒布局、设计规则及项目导入需向 TSMC 确认。
- 适用边界 平台不会修正已经位移的晶粒或保证良率。公开简介不等于项目设计规则；PoP 与 oS 也不能混用。 评估准备 BLNKK 建议整理晶粒布局、位置公差、RDL／通孔需求、成型测量和验证目标，评估架构变更的代价。 向供应商确认 请确认适用 InFO 选项、设计／数据接口、位置公差和验证方法，另行确认项目导入及供应条件。
上述判断依据的原始来源TSMC：TSMC InFO 集成扇出封装 ↗
08
配套分析与测量公开提供；配置与服务范围待确认BLNKK 公开资料整理 · 适用性待确认
Meister D 芯片放置与形貌检查
Koh Young Technology
芯片贴装后，需要检查可见位置与外观，并确认能否测量高度或倾斜。
依据：官方页面区分 D 与 D+，并列出可见微裂纹、崩边和异物等检测用途。查看适用前提、排除条件和方案库关联
- 适合评估外露芯片和元件；载具、间距、反光表面及坐标基准应结合具体机型确认。
- 适用边界 外露表面图像不能证明模封后埋藏芯片的位置；D+ 的镜面高度能力不能直接套用到 D。 评估准备 BLNKK 建议准备实际芯片和载具、贴装前后坐标、基准点以及关注的缺陷样本，用于试测比较。 向供应商确认 请确认所选机型的高度和倾斜检测能力、坐标导出格式，以及如何衔接后续 RDL 对准流程。
上述判断依据的原始来源Koh Young Technology：Meister D 芯片放置与形貌检查 ↗
09
直接候选方案商用量产平台BLNKK 公开资料整理 · 适用性待确认
Firefly G5 面板级封装检测与 3D 测量
Onto Innovation
测量重构面板芯片位置，供后续 RDL 曝光补偿使用；实际补偿仍需软件和曝光设备集成。
依据：厂商产品页列出自动检测、3D 测量、Clearfind 残留／金属缺陷检测及红外内部缺陷成像；本次通过官方页面搜索索引核对，直接页面和补充论文暂时无法读取。查看适用前提、排除条件和方案库关联
- 面向先进 IC 基板、扇出面板级封装、转接板及嵌入式芯片基板等应用；具体可检缺陷需根据材料与结构确认。
- 面板格式、对准标记与芯片位置图
- 塑封后坐标基准与曝光接口
- 适用边界 公开资料未说明升降温过程中的全场翘曲测量能力；光学或红外可见性也不代表能检出所有内部缺陷。 评估准备 建议先整理基板材料、尺寸、表面结构及目标缺陷照片或已知缺陷样品，并列出尺寸公差与产线节拍。 向供应商确认 请确认样品兼容性、目标缺陷的检出与误判表现、测量重复性，以及设备配置和产线数据接口。
- 不能移动已塑封芯片，也不会单独修正 RDL
- 不是热翘曲测量
上述判断依据的原始来源Onto Innovation：Firefly G5 面板级封装检测与 3D 测量 ↗
10
直接候选方案已授权封装技术平台BLNKK 公开资料整理 · 适用性待确认
M-Series 自适应布线 fan-out 封装
Deca Technologies
以实测晶粒位移生成各单元的曝光图形，可直接支援对位及走线补偿；补偿上限由设计规则决定。
依据：现行产品页说明测量、制造中设计与 LDI 流程；ISS 2019 演示资料提供自适应对准／布线的历史实例。查看适用前提、排除条件和方案库关联
- 适合 M-Series 扇出封装的单芯片／多芯片对准补偿；现行系列提供晶圆与面板形式，层数及架构需按具体版本确认。
- 晶粒位移、旋转及标记座标
- 自适应规则与 RDL 接点容许范围
- 相容的直写曝光与资料流程
- 适用边界 可补偿范围受接点与布线设计规则及实施流程限制；历史实例的 RDL 层数、良率或可靠性结果不能套用全系列。 评估准备 BLNKK 建议准备芯片位移与旋转分布、接点／布线规则、面板形式与测量数据，并整理现有曝光设备和数据流程。 向供应商确认 请确认适用的 M-Series 架构、APDK 与允许偏差范围、测量／LDI 集成及试产验证方式；翘曲需另定测量与验收条件。
- 超出走线或接点设计规则的位移不能补偿
- 不会把已埋入的晶粒重新移位
11
相邻用途，需确认适用性商用封装服务平台BLNKK 公开资料整理 · 适用性待确认
CLIP 后置芯片面板级扇出封装
Powertech Technology Inc. (PTI)
先形成并检查 RDL 再整合晶粒的 chip-last 流程，可比较 chip-first 位移的架构替代路径。
依据：官方 CLIP 页面列出最小 RDL 线宽／线距≥2/2µm；2022年投资者会议材料也介绍已知良好 RDL 流程。查看适用前提、排除条件和方案库关联
- 官方 CLIP 用途包含 CPU、GPU、FPGA 及热敏感器件；实际线宽／线距和堆叠需要按设计确认。
- 现行 chip-first 流程及位移资料
- CLIP 相容晶粒、接脚与 RDL 规则
- 架构转换成本、组装与验证计划
- 适用边界 改变流程不能重新定位已经嵌入的裸片，也不能保证消除翘曲或良率损失；公开能力不代表所有设计均适用。 评估准备 BLNKK 建议准备现有流程与裸片位移数据、裸片和引脚布局、RDL 设计及架构转换成本与验证计划。 向供应商确认 请确认 CLIP 设计规则、已知良好 RDL 的判定方式、组装顺序，以及目标堆叠的翘曲和可靠性数据。
- 不能重新移动已埋入的晶粒
- 架构转换不能等同自适应曝光补偿
仍缺少的证据与适用条件
- 缺少本题面板格式的实测位移、overlay 与量产良率资料。
- imec 晶圆流程尚未证明可直接移转至 panel；Moldex3D 模块与精度需制造商确认。
参考资料
12条厂家或机构资料
展开查核来源与限制
参考资料
12条厂家或机构资料
01
标准／机构资料Panel Level Packaging Consortium 2.0Fraunhofer IZM · 查核日期 2026-10-02
↗02研究包含精密放置、临时材料、die shift／warpage 因素与 adaptive imaging。
限制：提供研究方向，未给本题面板的补偿精度或良率。制造商技术资料2024 IC Packaging Technology ConferenceMoldex3D · 查核日期 2026-10-02
↗03制造商将 die shift、underfill、固化与结构分析列入 IC 封装模拟能力范围。
限制：活动介绍未提供各模块版本与验证误差。标准／机构资料A new approach to fan-out wafer-level packagingimec · 查核日期 2026-10-02
↗04mold-first 流程可能产生 die shift；研究流程在塑封前形成芯粒间互连。
限制：属晶圆 test vehicle；不能当成 panel 产品规格。标准／机构资料White Paper on Panel Level PackagingFraunhofer IZM · 查核日期 2026-10-02
↗05机构将翘曲、材料与层序、光学辨识及局部对位列为 panel 技术挑战。
限制：2016 年研究范围说明，不代表目前商用设备上限。制造商产品资料LITHOSCALE 芯片位移补偿曝光EV Group · 查核日期 2026-10-05
↗06EVG 产品页与 2024 年 1 月白皮书说明了对准和畸变补偿，明确指出芯片级补偿及重新布线依赖外部测量数据。
限制：适用边界 补偿不会阻止塑封移位，也不能修复既有开路。白皮书中的位移补偿不覆盖热影响；追溯标记功能也不等于对准误差已消除。 评估准备 BLNKK 建议整理芯片位移图、标记质量、RDL 版图和修正规则，以及光刻胶、曝光及显影条件，安排曝光后的对准测量。 向供应商确认 确认外部测量与版图数据接口、支持的补偿方法、标记和基材条件，以及本光刻胶工艺的可用对准范围。请说明热变形如何另行处理。制造商产品资料DW-3100 芯片位移补偿直接曝光SCREEN Semiconductor Solutions · 查核日期 2026-10-06
↗072025 年 12 月 3 日官方发布说明上述补偿功能，并称更新光学系统可实现 1 µm 以下分辨率。
限制：适用边界 分辨率不等于套刻精度或补偿范围，发布资料未提供通用数值。曝光补偿不会移回芯片，仍需验证实际 RDL 对位及连接。 评估准备 BLNKK 建议整理位移／旋转分布、基板变形、对位标记、光刻胶堆叠和 RDL 尺寸／套刻目标。 向供应商确认 请确认支持尺寸、位置测量与曝光衔接、光刻胶窗口、补偿范围及验收方法，再安排代表性样品曝光和测量。制造商产品资料JetStep 面板 RDL 投影光刻Onto Innovation · 查核日期 2026-10-06
↗08原厂年报说明 X500 面板 RDL、投影曝光及 Firefly／StepFAST 关系；2022 年官方公告提供历史商业订单依据。
限制：适用边界 位置数据与曝光调整不会把已位移芯片移回。公开来源未给出本项目的套刻或电性良率保证，历史订单也不代表当前供货承诺。 评估准备 BLNKK 建议整理芯片偏移图、面板形貌、光刻胶厚度与对准公差，并准备曝光后图形及坐标转换的验证方法。 向供应商确认 确认当前配置、面板与光刻胶适用性、位置数据接口和补偿方式，再商定实际样品的对准验证条件。制造商产品资料TSMC InFO 集成扇出封装TSMC · 查核日期 2026-10-06
↗09原厂页面区分处理器／DRAM 的 InFO-PoP 和基板上多晶粒的 InFO-oS。
限制：适用边界 平台不会修正已经位移的晶粒或保证良率。公开简介不等于项目设计规则；PoP 与 oS 也不能混用。 评估准备 BLNKK 建议整理晶粒布局、位置公差、RDL／通孔需求、成型测量和验证目标，评估架构变更的代价。 向供应商确认 请确认适用 InFO 选项、设计／数据接口、位置公差和验证方法，另行确认项目导入及供应条件。制造商产品资料Meister D 芯片放置与形貌检查Koh Young Technology · 查核日期 2026-10-06
↗10官方页面区分 D 与 D+，并列出可见微裂纹、崩边和异物等检测用途。
限制：适用边界 外露表面图像不能证明模封后埋藏芯片的位置；D+ 的镜面高度能力不能直接套用到 D。 评估准备 BLNKK 建议准备实际芯片和载具、贴装前后坐标、基准点以及关注的缺陷样本，用于试测比较。 向供应商确认 请确认所选机型的高度和倾斜检测能力、坐标导出格式，以及如何衔接后续 RDL 对准流程。制造商产品资料Firefly G5 面板级封装检测与 3D 测量Onto Innovation · 查核日期 2026-10-06
↗11厂商产品页列出自动检测、3D 测量、Clearfind 残留／金属缺陷检测及红外内部缺陷成像；本次通过官方页面搜索索引核对，直接页面和补充论文暂时无法读取。
限制：适用边界 公开资料未说明升降温过程中的全场翘曲测量能力；光学或红外可见性也不代表能检出所有内部缺陷。 评估准备 建议先整理基板材料、尺寸、表面结构及目标缺陷照片或已知缺陷样品，并列出尺寸公差与产线节拍。 向供应商确认 请确认样品兼容性、目标缺陷的检出与误判表现、测量重复性，以及设备配置和产线数据接口。制造商产品资料M-Series 自适应布线 fan-out 封装Deca Technologies · 查核日期 2026-10-06
↗12现行产品页说明测量、制造中设计与 LDI 流程；ISS 2019 演示资料提供自适应对准／布线的历史实例。
限制：适用边界 可补偿范围受接点与布线设计规则及实施流程限制；历史实例的 RDL 层数、良率或可靠性结果不能套用全系列。 评估准备 BLNKK 建议准备芯片位移与旋转分布、接点／布线规则、面板形式与测量数据，并整理现有曝光设备和数据流程。 向供应商确认 请确认适用的 M-Series 架构、APDK 与允许偏差范围、测量／LDI 集成及试产验证方式；翘曲需另定测量与验收条件。制造商产品资料CLIP 后置芯片面板级扇出封装Powertech Technology Inc. (PTI) · 查核日期 2026-10-06
↗官方 CLIP 页面列出最小 RDL 线宽／线距≥2/2µm；2022年投资者会议材料也介绍已知良好 RDL 流程。
限制：适用边界 改变流程不能重新定位已经嵌入的裸片，也不能保证消除翘曲或良率损失；公开能力不代表所有设计均适用。 评估准备 BLNKK 建议准备现有流程与裸片位移数据、裸片和引脚布局、RDL 设计及架构转换成本与验证计划。 向供应商确认 请确认 CLIP 设计规则、已知良好 RDL 的判定方式、组装顺序，以及目标堆叠的翘曲和可靠性数据。评估前确认
开始评估前要问的问题
展开评估清单
评估前确认
开始评估前要问的问题
- 位移图是否保留每颗芯粒的平移与旋转，且塑封前后使用一致坐标？
- 面板翘曲与曝光焦平面是否分别测量，而非由 die shift 推算？
- 临时固定材料、塑封料与脱离载体步骤是否有分组对照？
- 补偿后 RDL overlay 的验证是否涵盖边角、批次与热历史？
- 模型是否使用材料实测曲线并与芯粒位移分布交叉确认？
相关技术问答
- 如何判断 RDL 对位失败主要来自芯粒位移，还是面板形貌与坐标校正？
- 供应商能否提供支援的面板尺寸、位移补偿流程与样品验证限制？